die Möglichkeit Wahrheitstabellen, boolesche Gleichungen,     KV-Diagramme     und     FSMs (Finite   State   Maschines)   direkt   einzugeben. Bei oben beschriebener Methode, stösst man insbesondere     bei    komplexeren    Aufbauten ziemlich schnell an die Grenzen. Auch können sich hier schnell kleinere Fehler einschleichen.. Eine   andere   Art   ist   die   schon   erwähnte Beschreibung über eine Hardwarebeschreibungssprache.   Ein   Vorteil dieser   Systembeschreibung   ist,   neben   der Bewältigung   komplexer   Aufgaben,   sicherlich die Möglichkeit, eine unmittelbare Simulation durchzuführen.  Nach  dieser  Simulation  kann mittels   Synthese   die   Beschreibung   in   die Logikebene     transformiert     werden     (vgl. Abbildung 4). Hiermit wird eine sog. Netzliste erzeugt. Diese beschreibt die Verdrahtung der Schaltung  in  reiner  Textform.  Sie  sagt   aber noch nichts über die spätere Verteilung der einzelnen Komponenten im Chip aus. Ist die Netzliste generiert, kommt es zum sog. Place & Route. Hierunter versteht man die Anordnung der einzelnen Schaltungselemente im Baustein und deren Verdrahtung. Dies geschieht meist automatisch. Hier gibt es  den  Annealing-Algorithmus,  welcher  für  möglichst  kurze  Verdrahtungslängen  sorgt,   und  das Timing Driven Routing, wo darauf geachtet wird, dass die Vorgaben für kritische Signallaufzeiten beachtet werden. Schließlich, nach Abschluss der verschiedenen Simulationen (siehe Kap. 5) , wird ein sogenannter Bitstream (neben der erweiterten Netzliste mit Komponentenanordnung) erzeugt. Mit diesem verschiedenen Konfigurationsdaten wird das FPGA dann konfiguriert. Es     gibt     auch     noch     Mischwerkzeuge,     welche    meist     ziemlich    teuer     sind,     die    beide Eingabemöglichkeiten vereinen, oder sogar die eine auf die andere Möglichkeit transformieren. Eine   gern   genutzte   Möglichkeit   beim  Entwurf   ist   auch   die   Verwendung   von   bereits   fertigen Baugruppen (Design by Reuse). Hierbei werden einfach fertige, funktionstüchtige Module, die sog. IP-Cores (Intellectual Property), herangezogen und in die Schaltung integriert. Dieses führt auch zur Verminderung von Fehlern, da die IP-Cores im Regelfall schon einwandfrei funktionieren, und somit nur noch auf die „Verdrahtung“ geachtet werden muss. Abbildung 4: Ablauf des FPGA-Entwurfs mit VHDL [2]